什么是Logic Synthesis？Logic Synthesis用于将输入的高级语言描述（如HDL、verilog）转换为门级电路的网络表示。在这一阶段，我们的目标是根据设计规范和约束，生成满足性能目标和面积要求的优化电路。 最小化电路的面积：在满足 ...