本文继续DDR Training系列的RX DQS Gating Training的介绍。 二. 基本概念 l所谓的Training即PHY调整输入输出两个方向的延迟，实现输入输出信号的时序调整，以满足收发要求。这里我们反向思维下为什么只能加延迟，而不能加快某一根信号，使得其和其他慢的信号匹配呢?

在ASIC设计中，项目会期望设计将代码写成clk-gating风格，以便于DC综合时将寄存器综合成clk-gating结构，其目的是为了降低翻转功耗。因为当控制信号（vld_in)无效时，使用了clk-gating后的寄存器，其CK（clk）端口一直为0，因此不存在翻转，能够有效降低寄存器的翻转 ...